多通道音頻采集前端硬件設計
「現有技術中，通常用DSP芯片來對音頻進行MP3壓縮處理。當一片DSP芯片內要同時運行多個壓縮程序來完成多路音頻同時壓縮時，由于內部資源不夠，是無法實現的。但隨著廣播事業的發展，多通道音頻監測的路數逐漸增多，面對多路音頻采集壓縮，采用一個芯片壓縮一路音頻的方法，會造成嚴重的資源浪費，增加設備的成本，同時，會增大電路的規模及設計難度。因此，亟待解決這個問題。是對DGN-32F數字音頻電平監測系統[1]硬件設備的升級換代。(2023-2-25)」
關鍵詞：多路音頻壓縮;音頻監測;多路音頻采集;MP3壓縮
中圖分類號：TN912.3 文獻標志碼：A 文章編號：2095-2945（2020）08-0096-03
Abstract： In the existing technology， DSP chip is usually used to compress audio with MP3. When multiple compression programs are run at the same time in a DSP chip to complete multi-channel audio compression at the same time， it can not be realized because of the lack of internal resources. However， with the development of broadcasting， the number of multi-channel audio monitoring is gradually increasing. In the face of multi-channel audio acquisition and compression， using one chip to compress one audio will cause a serious waste of resources， increase the cost of equipment， and at the same time， will increase the scale of the circuit and the difficulty of design. Therefore， it is urgent to solve this problem. It is the upgrading of the hardware equipment of the DGN-32F digital audio level monitoring system.
Keywords： multi-channel audio compression; audio monitoring; multi-channel audio acquisition; MP3 compression
前言
在廣播電視監測領域，音頻信號監測是必不可少的重要手段。從開始的音頻有無判斷到音頻幅度監測，再到現在的音頻內容監測。隨著技術水平不斷的向智能化、自動化發展。這對音頻采集前端設備的要求也越來越高�，F在的多通道音頻采集前端設備要實現的功能不僅僅是判斷信號有無和幅度大小，還要將多路的音頻全部信息通過壓縮打包傳輸給計算機系統。本文介紹的設備即是把多路模擬音頻或者數字音頻AES 3接口標準[1]的數字音頻信號，經過轉碼、MP3壓縮，經過局域網，發送到服務器。
1 設備工作原理簡述
模擬或數字音頻信號通過接口板衡輸入，使用專業音頻ADC芯片，將模擬或模擬音頻轉化為統一格式的信號發送給控制板�？刂瓢宀捎�4塊DSP和FPGA對信號進行處理。采用3塊DSP分別壓縮。使用FPGA對信號進行分配，平衡每塊DSP的負載。余下的第4塊DSP負責接收3塊DSP壓縮后的數據并控制網口將數據發送到服務器。壓縮算法采用MP3算法，可以最大限度的降低數據量，并且保證音質。
2 設備的板卡功能介紹
設備的板卡按照功能塊劃分為五個電路板：
�。�1）液晶板：采用2.2寸HMI無觸摸串口智能屏，通過內置單片機編程驅動。屏幕可顯示本機IP、本機端口、上位機IP、上位機端口、當前監聽通道以及通道總數，完成友好的人機交互操作功能，方便用戶使用。
�。�2）電源板：結合兩塊開關電源，可以實現雙電源冗余供電，為其它板提供穩定可靠的+15V、-15V、+5V電壓。
�。�3）模擬接口板：采用平衡差分輸入，使用專業音頻ADC芯片，使用48kHz抽樣率、24位精度將模擬音頻轉化為標準的IIS格式的串行數字信號發送給控制板。一塊模擬接口板，最多支持16路模擬音頻輸入，可根據用戶需求配置路數。
�。�4）數字接口板：其輸入信號為標準AES3數字音頻信號[2]，經過轉換專用芯片，轉換成同模擬接口板相同（IIS格式）的串行數字信號發送給控制板。一塊數字接口板最多支持8路立體聲數字音頻輸入，亦可以根據用戶需求配置。
�。�5）控制板：控制板基于嵌入式FPGA+DSP的架構設計。使用高速DSP芯片對音頻PCM數據進行實時壓縮編碼，在壓縮效率和音頻質量方面取得較好的平衡;實時計算每路音頻的峰值，以便節約計算機資源。峰值數據和實時音頻通過網絡控制芯片上傳至服務器。網絡傳輸部分采用嵌入式FPGA和DSP芯片共同完成壓縮后音頻數據實時IP封裝和網絡協議控制。
3 控制板的設計
控制板的設計是本設備的技術難點，我們重點解決了：利用單顆DSP芯片實現6路音頻的復用編碼，使一個標準的MP3碼流中傳輸6路音頻節目。大幅降低硬件系統設計難度及設備硬件成本。 3.1 控制電路板硬件設計
控制板電路主要由FPGA、DSP、DAC、DC/DC等芯片組成。利用ADSP技術[2]實現多通道語音信號的MP3壓縮編碼，組幀后經過以太網實現數據的遠程傳輸。設備具備成本低，單板實現多通道音頻數據傳遞。
處理板卡含4片低成本定點DSP處理器，包含1片主控DSP和3片壓縮編碼DSP處理器。其中每片壓縮編碼DSP處理器可完成6路數字音頻的MP3壓縮編碼，3片DSP實現18路數字音頻的壓縮編碼傳輸。主控DSP實現18路壓縮數據的組幀，網絡的傳輸控制，液晶顯示控制等功能。
控制板硬件模塊組成結構如圖1所示。
3.2 FPGA芯片功能
FPGA主要功能為接收解碼板IIS數據，完成串并轉換，并將18路音頻數據分成4組送3組DSP處理器完成壓縮編碼。FPGA對輸入的9個通道的IIS數據進行數據處理，計算出每路一段時間內的峰值。FPGA接收壓縮編碼后數據組幀后送以太網上傳。FPGA通過I2C-FLASH實現系統配置信息的固態存儲。FPGA通過串口連接液晶顯示器，可以實現系統信息的顯示。FPGA可選擇18路音頻數據中的任意一路進行DAC轉換后輸出，通過有源音箱可實現音頻數據的本地實時監聽。
根據上述功能的需求，要求FPGA具備一定數據緩存功能和控制功能，可以采用嵌入式MicroBlaze處理器方式實現。為了控制成本，可以選用Xilinx公司的Spartan-6系列的FPGA。
3.3 DSP處理器主要功能
DSP處理器主要完成接收的音頻數據的MP3壓縮編碼處理，由于需要對18路信號進行壓縮，考慮到算法的實時性和成熟性，擬采用ADI公司的BF533SBBZ500�？紤]有一定的設計冗余，采用4片DSP，根據實測結果壓縮18路音頻需要3片DSP芯片。第四塊DSP芯片完成網絡數據打包功能，利用冗余算法解決通道間音頻串擾問題。
3.4 以太網模塊
以太網模塊主要完成編碼數據的上傳和接收控制、配置信息。擬采用高集成度的工業經以太網芯片W5300，可實現UDP等網路傳輸協議，同時支持設備IP地址、端口號、目標PC機IP地址、目標PC機端口號等配置信息的修改。
3.5 數模轉換器模塊
數模轉換器模塊實現一路音頻數據的模擬轉換輸出�？梢圆捎肁D1852等芯片直接實現IIC數據流的轉換輸出。AD1852支持24bit，48K的數據轉換輸出。
3.6 時鐘、電源模塊
控制電路板采用板內晶體振蕩器為基準時鐘源，送FPGA鎖相環路產生各個數字模塊所需的時鐘。
電源模塊為將控制板提供的各個芯片所需的電壓。由多種DC/DC芯片PTH08T240WAD組成。
4 控制板軟件設計
控制板的軟件設計包括FPGA和DSP兩部分，其中FPGA軟件主要包括IIS接口模塊、以太網接口控制模塊、I2C-FLASH控制模塊、FPGA-DSP接口控制模塊、數模轉換器接口控制模塊，串口液晶顯示接口模塊等。DSP軟件主要功能實現MP3壓縮編碼，接收FPGA提供的48K-24bit的原始音頻數據，按照指定壓縮率實現MP3數據流，通過雙口RAM將壓縮數據流送FPGA，再經過以太網送上位機等功能。
4.1 FPGA軟件
FPGA的IIS接口主要是提供3.072M位時鐘和48K幀時鐘到解碼子板，同時FPGA接收解碼芯片CS8416輸出的IIS碼流信號或專業音頻ADC芯片輸出的IIS碼流信號。FPGA將16路串行IIS數據流進行并行轉換后分別緩存在內部雙口RAM中交換給DSP。同時FPGA將補碼格式的PCM碼流進行求模運算，在規定計時周期內（可通過軟件配置周期）比較緩存數據最大值。具體接口時序關系參考CS8416數據手冊。IIS的接口模塊還支持解析數字音頻用戶數據編碼器[3]插入的用戶信息的解析，可以用于音頻傳輸的路徑監測和音頻內容的甄別。
FPGA內部構建MicroBlaze處理器實現以太網的控制，包括以太網控制器的初始化、工作模式控制，數據接收、發送、組幀操作。MicroBlaze處理器讀取DSP處理器的編碼數據、16路PCM碼流緩存數據最大值，按照一定組幀格式（待定）組幀后以UDP方式向指定上位機傳輸。MicroBlaze處理器接收從以太網得到的配置信息，通過I2C接收將配置信息固化到I2C-FLASH，具體接口時序關系參考I2C-FLASH數據手冊。MicroBlaze處理器還可以通過串口實現液晶顯示器的控制，將系統所需顯示的信息輸出。串口速率一般為115200。FPGA-DSP接口采用雙口RAM實現數據交換，在FPGA內實現總線接口時序。FPAG采用IIS接口輸出音頻數據到數模轉換器，具體時序圖參考AD1852器件手冊相關說明。
AES3模塊將串行雙聲道音頻數據轉換為并行數據，數據率為48K，16bit分辨率，一共18路。
DAC控制模塊可以根據設置選擇一路音頻數據送DAC轉換器，形成模擬音頻輸出。
DSP數據接口模塊采用雙端口RAM結構，實現18路數字音頻的數據緩存，將數據送DSP處理器。18路數字音頻分為3組，每組6路，分別送一個DSP處理器。由于MP3壓縮幀，一幀需要1152個采樣值，為了保證數據的一致性，設計雙端口RAM容量為2304，采用乒乓方式實現數據向DSP傳遞。
FPGA軟件構建了MicroBlaze處理器實現液晶顯示的控制。液晶顯示器采用RS232協議。
4.2 DSP軟件設計
DSP軟件主要功能實現MP3壓縮編碼，接收FPGA提供的48K-24bit的原始音頻數據，按照指定壓縮率實現MP3數據流，通過雙口RAM將壓縮數據流送FPGA，再經過以太網送上位機。 重點是解決兩個問題：一是單顆DSP芯片實現多路音頻的壓縮，二是利用冗余數據形成保護間隔，有效的防止音頻通道間的混疊。
DSP處理器分為主控DSP處理器和壓縮編碼處理器。壓縮編碼處理器完成音頻數據流的MP3編碼。
一片DSP處理器可運行一路壓縮算法，MP3壓縮算法在碼率為32kbps以上時，是按照1152個原始音頻數據組幀壓縮。數據采樣率為48kHz，即數據幀周期為1152×（1/48000）=24ms。由于DSP處理器運行速度快，主頻可達到500MHz，完成一路壓縮所需時間小于1ms。如果一片DSP處理器只完成1路音頻數據壓縮，18路音頻壓縮則需要18片DSP處理器，會造成資源的浪費。由于一個DSP的存儲器資源不足，實際上是無法實現多個MP3壓縮程序同時運行的。
根據測試，可以將多路原始音頻數據按次序組成一組數據流，這樣理論上是可以實現用一塊DSP壓縮多路音頻的問題。但經過實測發現，簡單的將原始音頻數據按照次序組成數據流，進行壓縮編碼，在經過上位機的解碼后會出現通道間的聲音混疊。為了解決此問題我們又在相鄰兩個音頻數據幀之間增加數據保護間隔，在解碼時丟掉保護數據。這樣就可以用一片DSP處理器實現多路音頻無混疊的壓縮，具體組織格式如圖2所示。
即將6路原始需要壓縮的數據先按照1152個連續數據點組幀，每2路數據幀之間增加1152個0，一共6路原始數據按上圖方式組織成數據流。此數據流按照常規MP3壓縮算法進行壓縮上傳，這樣一片DSP處理器就實現了6路原始數據的壓縮。
5 結束語
通過我們的技術創新，成功的解決了制約成本的關鍵技術難點，實現了低成本的多通道音頻采集設備的量產。為全國的廣播電視系統提供了性能優越、網絡化的多通道音頻采集前端。配合上位機軟件和自主研發的音頻內容比對算法，實現了發射機輸入輸出音頻內容是否一致和音頻質量好壞的“可視”化實時并行監測。給臺站提供判斷播出音頻信號質量的自臺監測手段，結束了沒有自臺播出音頻質量監測手段的歷史，有效提高了各臺站的科學化、規范化、數字化管理水平，為臺站管理的科學決策提供了可靠依據。
參考文獻：
[1]肖社生.多通道音頻電平監測器的系統設計[J].有線電視技術，2011（9）：42.
[2]劉欣榮，肖社生，沈聰.數字音頻AES3接口標準——線性表示雙信道數字音頻數據的串行傳輸格式[J].有線電視技術，2003（08）：20-29.
[3]肖社生.數字音頻用戶數據位在廣電系統中的應用[J].廣播電視信息，2011（11）：65.
(低04)
中圖分類號：TN912.3 文獻標志碼：A 文章編號：2095-2945（2020）08-0096-03
Abstract： In the existing technology， DSP chip is usually used to compress audio with MP3. When multiple compression programs are run at the same time in a DSP chip to complete multi-channel audio compression at the same time， it can not be realized because of the lack of internal resources. However， with the development of broadcasting， the number of multi-channel audio monitoring is gradually increasing. In the face of multi-channel audio acquisition and compression， using one chip to compress one audio will cause a serious waste of resources， increase the cost of equipment， and at the same time， will increase the scale of the circuit and the difficulty of design. Therefore， it is urgent to solve this problem. It is the upgrading of the hardware equipment of the DGN-32F digital audio level monitoring system.
Keywords： multi-channel audio compression; audio monitoring; multi-channel audio acquisition; MP3 compression
前言
在廣播電視監測領域，音頻信號監測是必不可少的重要手段。從開始的音頻有無判斷到音頻幅度監測，再到現在的音頻內容監測。隨著技術水平不斷的向智能化、自動化發展。這對音頻采集前端設備的要求也越來越高�，F在的多通道音頻采集前端設備要實現的功能不僅僅是判斷信號有無和幅度大小，還要將多路的音頻全部信息通過壓縮打包傳輸給計算機系統。本文介紹的設備即是把多路模擬音頻或者數字音頻AES 3接口標準[1]的數字音頻信號，經過轉碼、MP3壓縮，經過局域網，發送到服務器。
1 設備工作原理簡述
模擬或數字音頻信號通過接口板衡輸入，使用專業音頻ADC芯片，將模擬或模擬音頻轉化為統一格式的信號發送給控制板�？刂瓢宀捎�4塊DSP和FPGA對信號進行處理。采用3塊DSP分別壓縮。使用FPGA對信號進行分配，平衡每塊DSP的負載。余下的第4塊DSP負責接收3塊DSP壓縮后的數據并控制網口將數據發送到服務器。壓縮算法采用MP3算法，可以最大限度的降低數據量，并且保證音質。
2 設備的板卡功能介紹
設備的板卡按照功能塊劃分為五個電路板：
�。�1）液晶板：采用2.2寸HMI無觸摸串口智能屏，通過內置單片機編程驅動。屏幕可顯示本機IP、本機端口、上位機IP、上位機端口、當前監聽通道以及通道總數，完成友好的人機交互操作功能，方便用戶使用。
�。�2）電源板：結合兩塊開關電源，可以實現雙電源冗余供電，為其它板提供穩定可靠的+15V、-15V、+5V電壓。
�。�3）模擬接口板：采用平衡差分輸入，使用專業音頻ADC芯片，使用48kHz抽樣率、24位精度將模擬音頻轉化為標準的IIS格式的串行數字信號發送給控制板。一塊模擬接口板，最多支持16路模擬音頻輸入，可根據用戶需求配置路數。
�。�4）數字接口板：其輸入信號為標準AES3數字音頻信號[2]，經過轉換專用芯片，轉換成同模擬接口板相同（IIS格式）的串行數字信號發送給控制板。一塊數字接口板最多支持8路立體聲數字音頻輸入，亦可以根據用戶需求配置。
�。�5）控制板：控制板基于嵌入式FPGA+DSP的架構設計。使用高速DSP芯片對音頻PCM數據進行實時壓縮編碼，在壓縮效率和音頻質量方面取得較好的平衡;實時計算每路音頻的峰值，以便節約計算機資源。峰值數據和實時音頻通過網絡控制芯片上傳至服務器。網絡傳輸部分采用嵌入式FPGA和DSP芯片共同完成壓縮后音頻數據實時IP封裝和網絡協議控制。
3 控制板的設計
控制板的設計是本設備的技術難點，我們重點解決了：利用單顆DSP芯片實現6路音頻的復用編碼，使一個標準的MP3碼流中傳輸6路音頻節目。大幅降低硬件系統設計難度及設備硬件成本。 3.1 控制電路板硬件設計
控制板電路主要由FPGA、DSP、DAC、DC/DC等芯片組成。利用ADSP技術[2]實現多通道語音信號的MP3壓縮編碼，組幀后經過以太網實現數據的遠程傳輸。設備具備成本低，單板實現多通道音頻數據傳遞。
處理板卡含4片低成本定點DSP處理器，包含1片主控DSP和3片壓縮編碼DSP處理器。其中每片壓縮編碼DSP處理器可完成6路數字音頻的MP3壓縮編碼，3片DSP實現18路數字音頻的壓縮編碼傳輸。主控DSP實現18路壓縮數據的組幀，網絡的傳輸控制，液晶顯示控制等功能。
控制板硬件模塊組成結構如圖1所示。
3.2 FPGA芯片功能
FPGA主要功能為接收解碼板IIS數據，完成串并轉換，并將18路音頻數據分成4組送3組DSP處理器完成壓縮編碼。FPGA對輸入的9個通道的IIS數據進行數據處理，計算出每路一段時間內的峰值。FPGA接收壓縮編碼后數據組幀后送以太網上傳。FPGA通過I2C-FLASH實現系統配置信息的固態存儲。FPGA通過串口連接液晶顯示器，可以實現系統信息的顯示。FPGA可選擇18路音頻數據中的任意一路進行DAC轉換后輸出，通過有源音箱可實現音頻數據的本地實時監聽。
根據上述功能的需求，要求FPGA具備一定數據緩存功能和控制功能，可以采用嵌入式MicroBlaze處理器方式實現。為了控制成本，可以選用Xilinx公司的Spartan-6系列的FPGA。
3.3 DSP處理器主要功能
DSP處理器主要完成接收的音頻數據的MP3壓縮編碼處理，由于需要對18路信號進行壓縮，考慮到算法的實時性和成熟性，擬采用ADI公司的BF533SBBZ500�？紤]有一定的設計冗余，采用4片DSP，根據實測結果壓縮18路音頻需要3片DSP芯片。第四塊DSP芯片完成網絡數據打包功能，利用冗余算法解決通道間音頻串擾問題。
3.4 以太網模塊
以太網模塊主要完成編碼數據的上傳和接收控制、配置信息。擬采用高集成度的工業經以太網芯片W5300，可實現UDP等網路傳輸協議，同時支持設備IP地址、端口號、目標PC機IP地址、目標PC機端口號等配置信息的修改。
3.5 數模轉換器模塊
數模轉換器模塊實現一路音頻數據的模擬轉換輸出�？梢圆捎肁D1852等芯片直接實現IIC數據流的轉換輸出。AD1852支持24bit，48K的數據轉換輸出。
3.6 時鐘、電源模塊
控制電路板采用板內晶體振蕩器為基準時鐘源，送FPGA鎖相環路產生各個數字模塊所需的時鐘。
電源模塊為將控制板提供的各個芯片所需的電壓。由多種DC/DC芯片PTH08T240WAD組成。
4 控制板軟件設計
控制板的軟件設計包括FPGA和DSP兩部分，其中FPGA軟件主要包括IIS接口模塊、以太網接口控制模塊、I2C-FLASH控制模塊、FPGA-DSP接口控制模塊、數模轉換器接口控制模塊，串口液晶顯示接口模塊等。DSP軟件主要功能實現MP3壓縮編碼，接收FPGA提供的48K-24bit的原始音頻數據，按照指定壓縮率實現MP3數據流，通過雙口RAM將壓縮數據流送FPGA，再經過以太網送上位機等功能。
4.1 FPGA軟件
FPGA的IIS接口主要是提供3.072M位時鐘和48K幀時鐘到解碼子板，同時FPGA接收解碼芯片CS8416輸出的IIS碼流信號或專業音頻ADC芯片輸出的IIS碼流信號。FPGA將16路串行IIS數據流進行并行轉換后分別緩存在內部雙口RAM中交換給DSP。同時FPGA將補碼格式的PCM碼流進行求模運算，在規定計時周期內（可通過軟件配置周期）比較緩存數據最大值。具體接口時序關系參考CS8416數據手冊。IIS的接口模塊還支持解析數字音頻用戶數據編碼器[3]插入的用戶信息的解析，可以用于音頻傳輸的路徑監測和音頻內容的甄別。
FPGA內部構建MicroBlaze處理器實現以太網的控制，包括以太網控制器的初始化、工作模式控制，數據接收、發送、組幀操作。MicroBlaze處理器讀取DSP處理器的編碼數據、16路PCM碼流緩存數據最大值，按照一定組幀格式（待定）組幀后以UDP方式向指定上位機傳輸。MicroBlaze處理器接收從以太網得到的配置信息，通過I2C接收將配置信息固化到I2C-FLASH，具體接口時序關系參考I2C-FLASH數據手冊。MicroBlaze處理器還可以通過串口實現液晶顯示器的控制，將系統所需顯示的信息輸出。串口速率一般為115200。FPGA-DSP接口采用雙口RAM實現數據交換，在FPGA內實現總線接口時序。FPAG采用IIS接口輸出音頻數據到數模轉換器，具體時序圖參考AD1852器件手冊相關說明。
AES3模塊將串行雙聲道音頻數據轉換為并行數據，數據率為48K，16bit分辨率，一共18路。
DAC控制模塊可以根據設置選擇一路音頻數據送DAC轉換器，形成模擬音頻輸出。
DSP數據接口模塊采用雙端口RAM結構，實現18路數字音頻的數據緩存，將數據送DSP處理器。18路數字音頻分為3組，每組6路，分別送一個DSP處理器。由于MP3壓縮幀，一幀需要1152個采樣值，為了保證數據的一致性，設計雙端口RAM容量為2304，采用乒乓方式實現數據向DSP傳遞。
FPGA軟件構建了MicroBlaze處理器實現液晶顯示的控制。液晶顯示器采用RS232協議。
4.2 DSP軟件設計
DSP軟件主要功能實現MP3壓縮編碼，接收FPGA提供的48K-24bit的原始音頻數據，按照指定壓縮率實現MP3數據流，通過雙口RAM將壓縮數據流送FPGA，再經過以太網送上位機。 重點是解決兩個問題：一是單顆DSP芯片實現多路音頻的壓縮，二是利用冗余數據形成保護間隔，有效的防止音頻通道間的混疊。
DSP處理器分為主控DSP處理器和壓縮編碼處理器。壓縮編碼處理器完成音頻數據流的MP3編碼。
一片DSP處理器可運行一路壓縮算法，MP3壓縮算法在碼率為32kbps以上時，是按照1152個原始音頻數據組幀壓縮。數據采樣率為48kHz，即數據幀周期為1152×（1/48000）=24ms。由于DSP處理器運行速度快，主頻可達到500MHz，完成一路壓縮所需時間小于1ms。如果一片DSP處理器只完成1路音頻數據壓縮，18路音頻壓縮則需要18片DSP處理器，會造成資源的浪費。由于一個DSP的存儲器資源不足，實際上是無法實現多個MP3壓縮程序同時運行的。
根據測試，可以將多路原始音頻數據按次序組成一組數據流，這樣理論上是可以實現用一塊DSP壓縮多路音頻的問題。但經過實測發現，簡單的將原始音頻數據按照次序組成數據流，進行壓縮編碼，在經過上位機的解碼后會出現通道間的聲音混疊。為了解決此問題我們又在相鄰兩個音頻數據幀之間增加數據保護間隔，在解碼時丟掉保護數據。這樣就可以用一片DSP處理器實現多路音頻無混疊的壓縮，具體組織格式如圖2所示。
即將6路原始需要壓縮的數據先按照1152個連續數據點組幀，每2路數據幀之間增加1152個0，一共6路原始數據按上圖方式組織成數據流。此數據流按照常規MP3壓縮算法進行壓縮上傳，這樣一片DSP處理器就實現了6路原始數據的壓縮。
5 結束語
通過我們的技術創新，成功的解決了制約成本的關鍵技術難點，實現了低成本的多通道音頻采集設備的量產。為全國的廣播電視系統提供了性能優越、網絡化的多通道音頻采集前端。配合上位機軟件和自主研發的音頻內容比對算法，實現了發射機輸入輸出音頻內容是否一致和音頻質量好壞的“可視”化實時并行監測。給臺站提供判斷播出音頻信號質量的自臺監測手段，結束了沒有自臺播出音頻質量監測手段的歷史，有效提高了各臺站的科學化、規范化、數字化管理水平，為臺站管理的科學決策提供了可靠依據。
參考文獻：
[1]肖社生.多通道音頻電平監測器的系統設計[J].有線電視技術，2011（9）：42.
[2]劉欣榮，肖社生，沈聰.數字音頻AES3接口標準——線性表示雙信道數字音頻數據的串行傳輸格式[J].有線電視技術，2003（08）：20-29.
[3]肖社生.數字音頻用戶數據位在廣電系統中的應用[J].廣播電視信息，2011（11）：65.
(低04)